PERBEDAAN RISC DAN CISC

Dari segi kecepatannya, Reduced Instruction Set Computer (RISC) lebih cepat dibandingkan dengan Complex Instruction Set Computer (CISC). Ini dikarenakan selain instruksi-instruksi pada RISC lebih mudah untuk diproses, RISC menyederhanakan instruksi . Jumlah instruksi yang dimiliki oleh prosesor RISC kebanyakan berjumlah puluhan (±30-70), contoh: COP8 buatan NationalSemiconductor memiliki 58 instruksi; sedangkan untuk prosesor CISC jumlahnya sudah dalam ratusan (±100 atau lebih).
CISC dirancang untuk meminimumkan jumlah perintah yang diperlukan untuk mengerjakan pekerjaan yang diberikan (Jumlah perintah sedikit tetapi rumit). Konsep CISC menjadikan mesin mudah untuk diprogram dalam bahasa rakitan, tetapi konsep ini menyulitkan dalam penyusunan kompiler bahasa pemrograman tingkat tinggi. Dalam CISC banyak terdapat perintah bahasa mesin.

Eksekusi Instruksi RISC
Waktu eksekusi dapat dirumuskan dengan:
Waktu eksekusi = N x S x T
Dengan: N adalah jumlah perintah
S adalah jumlah rata-rata langkah per perintah
T adalah waktu yang diperlukan untuk melaksanakan satu langkah
• Kecepatan eksekusi dapat ditingkatkan dengan menurunkan nilai dari ketiga varisbel di atas.
• Arsitektur CISC berusaha menurunkan nilai N (jumlah perintah), sedangkan
• Arsitektur RISC berusaha menurunkan nilai S dan T.
• Proses pipeline dapat digunakan untuk membuat nilai efektif S mendekati 1 (satu) artinya komputer menyelesaikan satu perintah dalam satu siklus waktu CPU.
• Nilai T dapat diturunkan dengan merancang perintah yang sederhana.

Ø  KESIMPULAN. 

Prosessor dengan arsitektur RISC, yang berkembang dari riset akademis telah menjadi prosessor komersial yang terbukti mampu beroperasi lebih cepat dan efisien. Bila teknik rancangan RISC maupun CISC terus dikembangkan maka pengguna komputer tidak perlu lagi mempedulikan prosessor apa yang ada di dalam sistem komputernya, selama prosessor tersebut dapat menjalankan sistem operasi ataupun program aplikasi yang diinginkan secara cepat dan efisien.

SUMBER :

http://andi-granderist.blogspot.com/2013/01/pipelining-risc-dan-prosesor-paralel.html